НОВОСТИ  ЮМОР  СТУДЕНТАМ  СТАТЬИ  ФОТОГАЛЛЕРЕЯ  О СЕБЕ  КОНТАКТЫ
На главную страницу
 top100

СТУДЕНТАМ

История МИФИ-5
Архив успеваемости
МПС
Схемотехника ЭВМ
  Список экз.вопросов
Информатика
Основы алгоритмизации
и программирование
   

 Герб Трёхгорного Технологического института города Трёхгорный (филиала МИФИ-5). Перейти на официальный сайт ТТИ (г.Трёхгорный)...
{.trg}

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Поисковая система Яndex Яндекс цитирования

поисковая система АПОРТ


 Панорамное фото Трёхгорного Технологического Института (МИФИ-5) весна 2005г. - автор фото Е.В.Ушкаленко.   Увеличить изобразение...(300kb)

ЭКЗАМЕНАЦИОННЫЕ ВОПРОСЫ

По дисциплине: «Схемотехника ЭВМ»

Введение

Расскажите об элементной базе ЦУ, степени интеграции, тенденциях и направлениях развития современной цифровой схемотехники.

1. Схемотехнические проблемы построения цифровых узлов и устройств

1.1. Простейшие модели и система параметров логических элементов
1.1.1. Простейшие модели логических элементов. Идеализированный логический элемент. Модель логического элемента с фиксированной задержкой.
1.1.2. Статические параметры логических элементов.
1.1.3. Быстродействие логических элементов.
1.1.4. Мощности потребления логических элементов.

1.2. Типы выходных каскадов цифровых элементов
1.2.1. Логический выход.
1.2.2. Элементы с тремя состояниями выхода.
1.2.3. Выход с открытым коллектором.
1.2.4. Расчёт минимального и максимального значений сопротивления внешней цепи в каскадах с открытым коллектором.
1.2.5. Выход с открытым эммитером.

1.3. Паразитные связи цифровых элементов по цепям питания. Фильтрация питающих напряжений в схемах ЦУ.
1.3.1. Импульсы сквозного тока. Процесс возникновения импульсных помех при переключении цифрового элемента. Борьба со сбоями из-за импульсных помех. Улучшение «качества земли». Фильтрация напряжений.

1.4. Передача сигналов в цифровых узлах и устройствах. Помехи в сигнальных линиях. Сигнальные линии повышенного качества.
1.4.1. Перекрёстные помехи.
1.4.2. Параллельное согласование волновых сопротивлений.
1.4.3. Последовательное согласование волновых сопротивлений.
1.4.4. Линии передачи сигналов.

1.5. Вспомогательные элементы цифровых узлов и устройств.
1.5.1. Элементы задержки.
1.5.2. Формирование импульсов по длительности.
1.5.3. Генераторы импульсов.
1.5.4. Элементы индикации.

1.6. Некоторые типовые ситуации при построении узлов и устройств на стандартных ИС
1.6.1. Режимы неиспользуемых входов.
1.6.2. Режимы неиспользуемых элементов.
1.6.3. Наращивание числа входов.
1.6.4. Снижение нагрузок на выходах логических элементов.

1.7. Статический и динамический риски сбоев в комбинационных схемах
1.7.1. Ситуации статического риска в КС. Построение гарантированных от риска КС.
1.7.2. Понятие динамического риска в КС. Построение гарантированных от динамического риска КС.

2. Функциональные узлы комбинационного типа

2.1. Введение в проблематику проектирования ЦУ комбинационного типа
2.1.1. Комбинационные и последовательностные ЦУ.
2.1.2. Статические и динамические риски. Механизм возникновения статического риска в КЦ. Способы борьбы с рисками.
2.1.3. Этапы проектирования произвольной логики комбинационного типа. Средства реализации функций в современной схемотехнике.

2.2. Двоичные дешифраторы
2.2.1. Функциональное назначение, условное обозначение и схемная реализация двоичного дешифратора.
2.2.2. Схемотехническая реализация дешифраторов.
2.2.3. Наращивание размерности дешифратора.
2.2.4. Воспроизведение произвольных логических функций с помощью дешифратора и дизъюнктора.

2.3. Приоритетные и двоичные шифраторы. Указатели старшей единицы.
2.3.1. Двоичные шифраторы.
2.3.2. Приоритетный шифратор.
2.3.3. Наращивание размерности приоритетного шифратора.
2.3.4. Схемы указания старшей единицы.

2.4. Мультиплексоры и демультиплексоры
2.4.1. Назначение и принципы работы мультиплексора.
2.4.2. Наращивание размерности мультиплексора.
2.4.3. Назначение и функции демультиплексора.

2.5. Универсальные логические модули на основе мультиплексоров.
2.5.1. Первый способ настройки УЛМ. Примеры воспроизведения функций при настройке константами и при переносе одного аргумента в число сигналов настройки.
2.5.2. Второй способ настройки УЛМ. С переносом двух аргументов в сигналы настройки. Примеры схем воспроизведения функции четырех аргументов на мультиплексоре «4-1».
2.5.3. Пирамидальные структуры УЛМ. Структуры УЛМ, построенные на нескольких мультиплексорах.
2.5.4. Использование логических блоков на мультиплексорах в современных СБИС с программируемой логикой, выпускаемых ведущими мировыми фирмами.

2.6. Компараторы
2.6.1. Функции и назначение компараторов. Условное обозначение на эл.схемах. Примеры схем построения компараторов.

2.7. Схемы контроля
2.7.1. Мажоритарные элементы.
2.7.2. Контроль по модулю два.
2.7.3. Схемы свертки. Примеры схем свертки пирамидального и последовательного типов.
2.7.4. Передача данных с контролем по модулю два.
2.7.5. Контроль логического преобразователя.
2.7.6. Контроль с использованием кодов Хэмминга.
2.7.7. Схемы кодера и декодера для кодов Хэмминга.

2.8. Сумматоры
2.8.1. Классификация сумматоров. Одноразрядный сумматор. Назначение, схема, условные обозначения.
2.8.2. Последовательный сумматор. Схема сумматора для последовательных операндов.
2.8.3. Параллельный сумматор с последовательным переносом.
2.8.4. Параллельный сумматор с параллельным переносом. Структура сумматора с параллельным переносом. Вариант схемы сумматора с параллельным переносом.
2.8.5. Сумматоры групповой структуры. Схема группового сумматора с цепным переносом. Схема группового сумматора с параллельным переносом.
2.8.6. Сумматор с условным переносом. Схема сумматора с условным переносом.
2.8.7. Накапливающий сумматор. Структура накапливающего сумматора.

2.9. Арифметико-логические устройства и блоки ускоренного переноса
2.9.1. Функции и назначение АЛУ. Условное обозначение АЛУ. Примеры выполняемых функций и способы их задания. Схемы наращивания разрядности АЛУ при последовательном и параллельном переносах. Схема реализации функций компаратора для группы АЛУ.

2.10. Матричные умножители
2.10.1. Множительно-суммирующие блоки.
2.10.2. Схемы ускоренного умножения.

3. Функциональные узлы последовательностного типа (автоматы с памятью)

3.1. Триггерные устройства (элементарные автоматы). Классификация. Основные сведения.
3.1.1. Назначение триггеров. Схемы фиксаторов с входами управления на элементах ИЛИ-НЕ и И-НЕ.
3.1.2. Структурная схема обобщённого тригерного устройства. Назначение входов и выходов.
3.1.3. Схемотехнические характеристики триггеров Классификация триггеров. Классификация триггеров, используемых в практической схемотехнике.
3.1.4. Времена предустановки и выдержки.
3.1.5. Способы описания триггеров.


3.2. Схемотехника триггерных устройств
3.2.1. Схемы информационных связей, образующих D и T триггеры. Диаграмма состояний счетного триггера. Схема информационных связей, образующих JK-триггер. Диаграмма состояний T-триггера, построенного на двухступенчатых триггерах.
3.2.2. Схема синхронного RS-триггера с управлением уровнем, ее условное обозначение. Схема сихронного RS-триггера с управлением фронтом.
3.2.3. Схема двухступенчатого триггера с разнополярным управлением. Схема двухступенчатого триггера с инвертором.
3.2.4. Схема JK-триггера с внутренними задержками и временные диаграммы ее работы. Схемы стандартных триггеров типа JK.
3.2.5. Асинхронный RS-триггер.
3.2.6. Синхронный RS-триггер.
3.2.7. Асинхронный S-триггер. Синтез S-триггера с использованием асинхронного RS-триггера.
3.2.8. Асинхронный R-триггер. Синтез R-триггера с использованием асинхронного RS-триггера.
3.2.9. Асинхронный E-триггер. Синтез E-триггера с использованием асинхронного RS-триггера.
3.2.10. Канонический метод синтеза триггерных устройств. Этап абстрактного синтеза. На примере синтеза JK-триггера.
3.2.11. Канонический метод синтеза триггерных устройств. Этап структурного синтеза. На примере синтеза JK-триггера.
3.2.12. Асинхронный D-триггер.
3.2.13. Синхронный D-триггер.
3.2.14. Асинхронный T-триггер.
3.2.15. Т-триггер управляемый переходом.
3.2.16. Универсальный синхронный D- и JK-триггеры. Синтез произвольных триггерных устройств на базе универсальных D- и JK-триггеров.

3.3. Аномальные состояния триггеров
3.3.1. Аномальные состояния триггеров. Метастабильные и колебательные аномалии.

3.4. Применение триггеров в схемах ввода и синхронизации логических сигналов.
3.4.1. Ввод логических сигналов от механических ключей. Сигналы, формируемые механическим ключом. Схема устранения дребезга контактов.
3.4.2. Синхронизаторы одиночных импульсов. Схема синхронизатора одиночных импульсов и временные диаграммы ее работы.
3.4.3. Ввод асинхронных данных. Схема ввода асинхронных данных в цифровую систему и временные диаграммы ее работы.
3.4.4. Стартстопные устройства с комбинированным управлением.
3.4.5. Устройства выделения переходов 1-0 и 0-1.
3.4.6. Устройства выделения первого импульса.
3.4.7. Стартстопные устройства с импульсным управлением.

3.5. Введение в проблематику и методику проектирования автоматов с памятью.
3.5.1. Автоматы с памятью. Синхронный и асинхронный автоматы с памятью.
3.5.2. Проектирование автоматов. Методика проектирования автоматов, содержащих триггеры. Структурная схема автомата Мура.

3.6. Синхронизация в цифровых устройствах.
3.6.1. Назначение и типы синхронизации в ЦУ. Обобщенные структуры тракта обработки информации в цифровых устройствах. Определение параметров синхроимпульсов. Требования, предъявляемые к синхроимпульсам. Схема передачи данных в цепочке синхронных триггеров.
3.6.2. Структура устройств синхронизации. Обобщенная структура блока синхронизации.
3.6.3. Размножение тактовых импульсов. Схема размножения тактовых импульсов. Проблемы размножения тактовых импульсов.
3.6.4. Коррекция расфазирования синхросигналов. Схема коррекции тактовых импульсов.
3.6.5. Однофазная синхронизация. Схема однофазной синхронизации триггеров с динамическим управлением.
3.6.6. Расчетные соотношения для проектирования однофазной системы синхронизации. Временная диаграмма синхросигнала однофазной системы синхронизации.
3.6.7. Двухфазная синхронизация. Временная диаграмма синхросигналов. Схема тактирования элементов памяти для двухфазной системы синхронизации. Многофазная синхронизация.

3.7. Регистры и регистровые файлы
3.7.1. Определение и функции регистра. Типы регистров. Схема статического регистра и его условное графическое обозначение.
3.7.2. Регистровые файлы. Схема регистрового файла.
3.7.3. Сдвигающие регистры. Схемы регистров сдвига вправо, влево и реверсивного.
3.7.4. Универсальные регистры. Схема многорежимного регистра. Условное обозначение универсального регистра. Схема преобразователя параллельного кода в последовательный.

3.8. Основные сведения о счетчиках. Двоичные счетчики.
3.8.1. Понятие счетчика. Его функции и назначение. Классификация счетчиков. Режимы работы счетчика. Параметры счетчиков.
3.8.2. Двоичные счетчики. Структура последовательного счетчика. Реализация последовательного счетчика на триггерах с прямым динамическим управлением. Межразрядные связи реверсивного счетчика. Временные диаграммы работы последовательного двоичного счетчика. Схема параллельного счетчика прямого счета. Схема параллельного реверсивного счетчика.
3.8.3. Счетчики с групповой структурой. Схемы счетчиков с групповой структурой.

3.9. Двоично-кодированные счетчики с произвольным модулем
3.9.1. Построение счетчиков с произвольным модулем. Способы исключения лишних состояний.
3.9.2. Построение счетчиков с произвольным модулем с модификацией межразрядных связей.
3.9.3. Построение счетчиков с произвольным модулем с управляемым сбросом.

3.10. Счетчики с недвоичным кодированием
3.10.1. Счетчики в коде Грея.
3.10.2. Счетчики в коде «1 из N». Схема распределителя с автоматическим вхождением в рабочий чикл.
3.10.3. Кольцевой регистр с перекрестной обратной связью (счетчик Джонсона).
3.10.4. Преобразование счетчика Джонсона в код «1из N». Обеспечение вхождения распределителя на основе счетчика Джонсона в рабочий цикл.

3.11. Полиноминальные счетчики.
3.11.1. Полиноминальные счетчики (сдвигающие регистры с линейными обратными связями).
3.11.2. Генераторы псевдослучайных последовательностей и чисел.

4. Запоминающие устройства

4.1. Основные сведения. Система параметров. Классификация.
4.1.1. Назначение, типы ЗУ. Место ЗУ в цифровой схемотехнике. Уровни иерархии памяти ЭВМ.
4.1.2. Важнейшие параметры ЗУ.
4.1.3. Типичные сигналы ЗУ и их временные диаграммы.
4.1.4. Классификация полупроводниковых ЗУ (по способу доступа к данным).

4.2. Основные структуры запоминающих устройств
4.2.1. Структура ЗУ типа 2D.
4.2.2. Структура ЗУ типа 3D.
4.2.3. Структуры ЗУ типа 2DM для ROM и RAM.
4.2.4. Память с последовательным доступом. Видеопамять.
4.2.5. Буферы FIFO и LIFO.
4.2.6. Кэш-память. Структура полностью ассоциативной кэш памяти. Представление кэш-памяти в виде совокупности строк.
4.2.7. Организация кэш-памяти с произвольной загрузкой. Организация кэш-памяти с прямым размещением. Организация наборно-ассоциативной кэш-памяти.

4.3. Запоминающие устройства типа ROM(M), PROM, EPROM, EEPROM
4.3.1. Запоминающие устройства типа ROM.
4.3.2. Масочные ЗУ. Матрица диодных запоминающих элементов масочного ЗУ. Матрица МОП-транзисторных элементов.
4.3.3. ЗУ типа PROM. Запоминающие элементы с плавкими перемычками и диодными парами. Матрица запоминающих элементов с плавкими перемычками в технике ТТЛ. Схема запоминающей ячейки с элементами программирования плавких перемычек.
4.3.4. ЗУ типа EPROM и EEPROM. МНОП-транзистор. Структура транзистора типа МНОП. ЛИЗМОП-транзистор. Структура ЛИЗМОП-транзистора с двойным затвором.
4.3.5. Импульсное питание ROM. Модули постоянной памяти с обычным и импульсными питанием.

4.4. Флэш-память
4.4.1. Флэш-память. Структура матрицы накопителя Флэш-памяти на основе ячеек ИЛИ-НЕ. Средства и приемы улучшения технико-экономических характеристик применяемые в Флэш-памяти.
4.4.2. Память типа Bulk Erse.
4.4.3. Флэш-память с несимметричной блочной структурой.
4.4.4. Файловая Флэш-память.
4.4.5. Память типа StrataFlash.

4.5. Использование программируемых ЗУ для решения задач обработки информации.
4.5.1. Реализация логических (переключательных) функций.
4.5.2. Реализация конечных автоматов.
4.5.3. Воспроизведение арифметических операций и функциональных зависимостей.

4.6. Статические запоминающие устройства (SRAM).
4.6.1. Область применения статических ОЗУ. Структуры статических ЗУ. Отечественные серии статических ОЗУ. Запоминающие элементы статических ЗУ.
4.6.2. Выходной каскад с третьим состоянием. Схемы триггерного запоминающего элемента и выходного каскада в схемотехнике КМОП.
4.6.3. Внешняя организация и временные диаграммы статических ЗУ.
4.6.4. Искусственная энергонезависимость статических ЗУ. Схемы подключения резервных источников питания к накопителям ЗУ.
4.6.5. Статические ЗУ типа БиКМОП.

4.7. Динамические запоминающие устройства (DRAM) – базовая структура.
4.7.1. Запоминающие элементы динамических ОЗУ. Прцесс чтения состояния запоминающего элемента. Временные диаграммы сигналов при считывании данных в динамических ОЗУ.
4.7.2. Усилители-регенераторы. Схема включения усилителя-регенератора в разрыв линии записи-считывния динамического ОЗУ и вариант схемной реализации усилителя-регенератора.
4.7.3. Мультиплексирование шины адреса. Внешняя организация и временные диаграммы. пример внешней организации и временных диаграмм динамического ЗУ.
4.7.4. Схема динамического ЗУ.

4.8. Динамические запоминающие устройства повышенного быстродействия.
4.8.1. Структура типа FPM.
4.8.2. Структуры типа EDORAM.
4.8.3. Структуры типа BEDORAM.
4.8.4. Структура типа MDRAM.
4.8.5. Структура типа SDRAM.
4.8.6. Структура типа RDRAM.
4.8.7. Структура типа DRDRAM.
4.8.8. Структура типа CDRAM.

4.9. Регенерация данных в динамических запоминающих устройствах.
4.9.1. Регенерация данных в динамических запоминающих устройствах. Схема контроллера регенерации динамического ОЗУ.

4.10. Заключительные замечания
4.10.1. Параметры емкости и быстродействия отечественных и зарубежных запоминающих устройств. Параметры емкости и быстродействия зарубежных запоминающих устройств.

4.11. Управление памятью и внешними устройствами. Построение модуля памяти.
4.11.1. Условное представление памяти.
4.11.2. Модуль памяти.
4.11.3. Сигналы управления.
4.11.4. Виды обмена.

5. Программируемые логические матрицы, программируемая матричная логика, базовые матричные кристаллы

5.1. Вводные замечания.
5.1.1. История и предпосылки появления первых программируемых логических матриц ПЛМ (PLA), программируемой матричной логики ПМЛ (PAL) и базовых матричных кристаллов БМК (GA).

5.2. Программируемые логические матрицы и программируемая матричная логика (ПЛМ и ПМЛ).
5.2.1. Программируемые логические матрицы. Базовая структура ПЛМ.
5.2.2. Схемотехника ПЛМ. Схемотехника ПЛМ, реализованной в биполярной технологии и элементы связей в матрицах И и ИЛИ. Схемотехника ПЛМ, реализованной на МОП-трнзисторах.
5.2.3. Подготовка задачи к решению с помощью ПЛМ.
5.2.4. Программирование ПЛМ.
5.2.5. Упрощенное изображение схем ПЛМ.
5.2.6. Воспроизведение скобочных форм переключательных функций.
5.2.7. Наращивание (расширение) ПЛМ по числу выходов.
5.2.8. Наращивание (расширение) ПЛМ по числу термов.
5.2.9. Наращивание (расширение) ПЛМ по числу входов.
5.2.10. Программируемая матричная логика.

5.3. Функциональные разновидности ПЛМ и ПМЛ.
5.3.1. Схема с программируемым выходным буфером. Схема программируемого выходного буфера.
5.3.2. Схемы с двунаправленными выводами.
5.3.3. Схемы с памятью.
5.3.4. ПМЛ с разделяемыми коньюнкторами.
5.3.5. ПМЛ серии К1556. Структура ПМЛ КР1556ХЛ8. Структура ПМЛ КР1556ХП4.
5.3.6. Схема макроэлемента PAL 22V10.
5.3.7. Пример более сложной PLD. Структура БИС типичной PLD.

5.4. Базовые матричные кристаллы (вентильные матрицы с масочным программированием)
5.4.1. История появления первых БМК. Разновидности БМК.
5.4.2. Классификация БМК. Компонентный состав базовой ячейки БМК.
5.4.3. Параметры БМК.

6. Современные и перспективные БИС/СБИС со сложными программируемыми и репрограммируемыми структурами (FPGA, CPLD, FLEX, SOC и др.)

6.1. Общие сведения.
6.1.1. Взаимосвязь поколений СБИС программируемой логики.
6.1.2. Классификация по конструктивно-технологическому типу программируемых элементов. Программируемые перемычки типа ONO. Схема ключевого транзистора, управляемого триггером памяти конфигурации.

6.2. Программируемые пользователем вентильные матрицы (FPGA).
6.2.1. Логические блоки FPGA. Схема логического блока FPGA XC4000E.
6.2.2. Блоки ввода/вывода FPGA. Схема блока ввода/вывода FPGA семейства XC4000E.
6.2.3. Системы межсоединений FPGA. Система коммутации FPGA фирмы Actel. Схема связей общего назначения с линиями одинарной длинны и схема переключательного блока FPGA семейства XC400E. Схема связей общего назначения с линиями двойной длинны FPGA XC4000E. Общие ресурсы связей этой микросхемы.
6.2.4. Области применения FPGA и других СБИС ПЛ.
6.2.5. Построение реконфигурируемых систем.
6.2.6. Задачи логической эмуляции.
6.2.7. Построение динамически реконфигурируемых систем.
6.2.8. Обогащение цифровой элементной базы.

6.3. Сложные программируемые логические схемы (CPLD) и СБИС с программируемой логикой смешанной архитектуры (FLEX и др.)
6.3.1. Функциональные блоки CPLD. Архитектура CPLD.
6.3.2. Системы коммутации CPLD. Схема коммутации функциональных блоков CPLD с помощью программируемой матрицы соединений.
6.3.3. CPLD MAX 7000. Структура CPLD MAX 7000S. Схема передачи сигналов из программируемой матрицы соединений в логические блоки.
6.3.4. Схема макроячеек CPLD MAX 7000S. Схема параллельного расширителя макроячеек CPLD MAX 7000S. Схема блока ввода/вывода CPLD MAX 7000S.
6.3.5. Микросхема семейства FLEX 10К. Структура СБИС FLEX 10К.
6.3.6. Логический элемент. Схема логического элемента СБИС FLEX 10К. Схемы воспроизведения функций многих переменных.

6.4. СБИС программируемой логики типа «система на кристалле».
6.4.1. Семейство СБИС типа APEX 20K/KE. Структура СБИС семейства АРЕХ 20К.
6.4.2. Семейство СБИС типа Virtex. Схема секции. Схема связей КЛБ с системой межсоединений. Общий план СБИС семейства Virtex.

6.5. Параметры и популярные семейства СБИС программируемой логики.
6.5.1. Важнейшие параметры СБИС ПЛ. Уровень интеграции (сложность).
6.5.2. Быстродействие СБИС. Параметры сложности и быстродействия СБИС ПЛ.

6.6. Интерфейс JTAG. периферийное сканирование. Программирование в системе (ISP). Конфигурирование СБИС ПЛ.
6.6.1. Интерфейс JTAG и периферийное сканирование. Структура аппаратных средств интерфейса JTAG. Схема ячейки периферийного сканирования.
6.6.2. Программирование в системе.
6.6.3. Требования к числу допустимых для микросхемы циклов репрограммирования.
6.6.4. Настройка микросхем программируемой логики.

7. Методика и средства проектирования цифровых устройств

7.1. Общие сведения.
7.1.1. Проектирование. Стратегия проектирования. Процесс проектирования.
7.1.2. Классификация цифровых ИС с точки зрения методов проектирования.
7.1.3. Области применения СпИС различных типов. Диаграмма областей целесообразного применения различных типов специализированных БИС/СБИС. Укрупненная структура алгоритмов автоматизированного проектирования цифровых устройств на основе микросхем программируемой логики.

7.2. «Ручное» проектирования цифрового устройства с использованием программируемой матричной логики (ПЛМ)
7.2.1. Пример «ручного» проектирования цифрового устройства с использованием программируемой матричной логики (ПЛМ).
7.2.2. Первый этап проектирования.
7.2.3. Второй этап проектирования.
7.2.4. Третий этап проектирования.
7.2.5. Четвертый этап проектирования.
7.2.6. Последний этап проектирования.

7.3. Методика и средства автоматизированного проектирования цифровых устройств.
7.3.1. Средства описания проекта.
7.3.2. Языки низкого уровня.
7.3.3. Языки высокого уровня.
7.3.4. Разделение устройств на операционный блок и блок управления.
7.3.5. Этапы проектных процедур.
7.3.6. Основные сведения о языке VHDL.
7.3.7. Синтаксические конструкции и основные понятия языка.
7.3.8. Описание проекта на языке VHDL.
7.3.9. Примеры поведенческих описаний элементов на языке VHDL.
7.3.10. Структурный и поведенческий варианты описания проекта.
7.3.11. О возможностях и средствах описания типовых узлов цифровой техники.

7.4. Пример автоматизированного проектирования цифрового устройства с использованием языков описания аппаратуры
7.4.1. Первый этап. ТЗ на разрабатываемое цифровое устройство.
7.4.2. Второй этап. Разработка общей структуры операционного блока.
7.4.3. Третий этап. Описание работы управляющего автомата.
7.4.4. Четвертый этап. Компиляция проекта и основные параметры устройства.
7.4.5. Пятый этап. Тестирование устройства.
7.4.6. Шестой этап. Автоматическое определение временных характеристик устройства.
7.4.7. Седьмой этап. Практическое использование результатов проектирования.

8. Аналогово-цифровое преобразование

8.1. Цифро-аналоговое преобразование (ЦАП)
8.1.1. Введение в аналогово-цифровое преобразование.
8.1.2. Типы погрешностей преобразования.
8.1.3. Включение масштабирующих резисторов в суммирующее соединение.
8.1.4. Цепная R-2R схема.
8.1.5. ЦАП с коммутацией токов.
8.1.6. Способы формирования выходного сигнала напряжения для токовых ЦАП.
8.1.7. Интегрирующие ЦАП. Широтно-импульсная модуляция.
8.1.8. Интегрирующие ЦАП. Умножитель частоты с усреднением.
8.1.9. Интегрирующие ЦАП. Непосредственное преобразование частоты в напряжение.
8.1.10. ЦАП с умножением.
8.1.11. Выбор ЦАП.

8.2. Аналогово-цифровое преобразование (АЦП)
8.2.1. Параллельное кодирование.
8.2.2. Полупараллельный АЦП.
8.2.3. Последовательное приближение. АЦП с последовательной аппроксимацией.
8.2.4. Преобразование напряжения в частоту.
8.2.5. Одностадийное интегрирование.
8.2.6. Двухстадийное интегрирование.
8.2.7. Методы уравновешивания заряда. Достоинства и недостатки.
8.2.8. Дельта-сигма преобразователи.
8.2.9. АЦП с коммутируемым конденсатором.
8.2.10. Особенности интегрирующих АЦП. Замечания по поводу интегрирующих ЦАП.

8.3. Аналогово-цифровые системы
8.3.1. Полные А/Ц подсистемы.
8.3.2. Цифровые схемы генерации шума. Аналоговый шум. Последовательности генерируемые регистрами сдвига с обратными связями. Отводы обратной связи.

9. Структура и синтез управляющих и операционных цифровых автоматов

9.1. Структура и синтез управляющих автоматов
9.1.1. Принципы построения УА. Микропрограммное управление.
9.1.2. МПА с принудительной адресацией. МПА с естественной адресацией.
9.1.3. Конечные автоматы. УМА 1-го и 2-го родов.
9.1.4. УА Мили. Закон функционирования. Синтез.
9.1.5. УА Мура. Закон функционирования. Синтез.

9.2. Структура и синтез операционных устройств (операционных автоматов)
9.2.1. Принцип построения ОУ. Структура обобщенного операционного автомата.
9.2.2. Синтез канонической структуры операционного автомата. Свойства канонических структур ОА.
9.2.3. Функционирование ОА. Устойчивость функционирования ОА.
9.2.4. Характеристики ОА.
9.2.5. Эквивалентные микрооперации и обобщенные операторы.
9.2.6. Класс I-автоматов. Свойства I-автоматов.
9.2.7. Класс M-автоматов. Свойства М-автоматов.
9.2.8. Класс IM-автоматов. Особенности построения и использования.
9.2.9. Класс S-автоматов. Особенности построения и использования

10. Базовый логический элемент ЭСЛ

10.1. Общие сведения
10.1.1. Базовый логический элемент ЭСЛ.
10.1.2. Факторы, обеспечивающие высокое быстродействие ЭСЛ-элементов.

10.2. Модификации ЛЭ на переключателях тока
10.2.1. С цепью температурной стабилизации.
10.2.2. С увеличенным логическим перепадом.
10.2.3. С положительной обратной связью.

10.3. Э2СЛ элементы
10.3.1. Схема типового ЛЭ Э2СЛ, его особенности и преимущества.
10.3.2. Схемы ЛЭ ЭСЛ с мощным выходом.

10.4. Схемы ЛЭ ЭСЛ с увеличенными логическими возможностями (2-х уровневая логика)
10.4.1. Схемы типового ЛЭ ЭСЛ с суммирование коллекторных токов.
10.4.2. Схемы типового ЛЭ ЭСЛ с использованием транзисторов обоих типов проводимости.
10.4.3. Схемы типового ЛЭ ЭСЛ с логикой на эмитерных повторителях.

11. Элементная база БИС и СБИС

11.1. Базовые вентили БИС
11.1.1. Основные требования, предъявляемые к элементной базе БИС.
11.1.2. Логические элементы БИС и ПЛИС.
11.1.3. Базовые вентили БИС первого поколения. ЭУЛ.
11.1.4. Элементы на эмитерных повторителях.
11.1.5. Комплиментарные ТТЛ.
11.1.6. ТТЛШ.

11.2. И2Л
11.2.1. История и предпосылки появления ЛЭ И2Л.
11.2.2. Базовая схема И2Л элемента.
11.2.3. Свойства И2Л элементов.
11.2.4. Усилители тока на И2Л элементах.
11.2.5. ЛЭ НЕ, ИЛИ-НЕ, ИЛИ, И-НЕ, И на И2Л элементах.
11.2.6. Построение логических схем на И2Л элементах.


Рейтинг@Mail.ru Rambler's Top100
 Вернуться на главную страницу  Посмотреть карту сайта  Отправить письмо  вверх
 Вход на ФОРУМ  Ульи и пасека "под ключ". Подробнее...
Гостевая книга

официальный сайт
Е.В.Ушкаленко © 2005-2012гг.

e-mail: ushkalenko@mail.ru

 Активный отдых для семьи, компании и трудового коллектива на природе Южного Урала. Подробнее...